module isPrime_tb ();

   // define parameters
	

   // define module port connections
	
	
   // instantiate module
	
	
   // create simulated clock
	initial begin
		clk <= 0;
		forever #(T/2) clk <= ~clk;
	end  // clock initial
	
   // define test inputs
	
	
endmodule  // isPrime_tb